近期的晶圓鍵合技術成果，顯示更佳的鍵合對準精度是可以達成的。在過去30年，尺寸微縮和摩爾定律是驅動平面矽元件成本降低的重要推手，在此期間，主要的技術演進都發生在CMOS製程當中。最近的技術發展狀況更為複雜，包括多步光刻圖案、新的應變增強材料和金屬氧化物閘極介電材料。儘管在工程和材料科學方面有諸多偉大的進步，大家預期的「紅磚牆」依然再次快速地接近，如不閃避就會遇上。事實上，有一些半導體供應商表明，「成本」的磚牆在22奈米節點就已經遇到，尺寸微縮不再能降低每個電晶體的成本[1] 。而工業界也越來越難找到一個既是低成本、又能達到性能提升的解決方案。
3D-IC整合技術可以繼續滿足下一世代對元件性能／成本比的要求，同時避免採用尺寸更小的曝光技術。須知這些技術日益複雜，並且需要昂貴的光刻設備以及繁複的圖案形成步驟。相反的，3D-IC整合技術讓產業界得以用較寬的柵極長度以，及較低的製程複雜度來提高晶片的性能，並且還不需要增加成本[1]。
雖然3D-IC整合技術在剛開始時是混沌不明的，但是至今已確定的幾個技術方案倒是為產業界在第三維的方向上開啟了一個寬廣的未來[2]。當前3D-IC技術的狀況就好比要穿越阿爾卑斯山，人們可以選擇不同的路徑來通過山脈：比如很聰明地從山谷穿過、或者比較危險的方式直接爬山、又或者以蠻力開鑿隧道通過。最終我們發現其實最經濟的方式是結合上述所有方法。在3D-IC的發展過程中，我們看到一個類似的過程正在發生。有一些3D元件是在製造過程的中間段形成的，這稱為產線中段（mid-end-of-line，MEOL），而另一些則是在產線後段（back-end-of-line，BEOL）完成晶片堆疊的工作。在未來，有部分三維堆疊將向上走到產線前段（front-end-of-line，FEOL）。 而製造商會採用哪種技術方案將取決於元件種類、市 場規模和技術的兼容性。3D-IC整合技術最具成本效益的方法應該是以上三種整合方案的組合。有人說在FEOL製程完成3D-IC更有可能降低成本，並且可提高性能以及達到更高的電源效率。前段製程仍然被視為單純的平面式製程，元件的功率／性能主要由矽材料決定。然而，為了改良元件的特性，有許多顛覆性的技術和材料早已被採用，如SiGe以及其他磊晶層。其結果是平面和三維堆疊之間的邊界不再清晰，異質整合（例如，記憶體上疊記憶體，邏輯線路上疊記憶體等等）已經開始盛行並且向前邁進[3]。
圖一概述在FEOL中不同的3D技術整合方案。第一個方案是所謂的層層相疊 (layer-by-layer) 磊晶生長，這一直是半導體產業在過去的20年中的一個標準製程。然而，目前的磊晶溫度會超過600-1000℃，使磊晶製程無法成為今日三維技術的可行方案。理由是金屬與摻雜物在此高溫下會在基板中擴散，因而破壞下方的IC區域。第二種方法是混合鍵合技術 (hybrid bonding)，利用雙鑲嵌銅和氧化矽的混合介面作為全區的鍵合媒介和電性連接。第三種三維整合的作法是以涵蓋全區域的介電層將一層薄化處理後的半導體 層（從幾十到幾百奈米厚）予以轉移。相反地，混合鍵合法的電性連接是以via-last製程，將底部晶片以及第二轉移電晶體層上的金屬互連層加以相連。
圖一： 對比不同的3D FEOL整合技術方案。
混合鍵合和全區介電質鍵合都可藉由晶圓與晶圓間對準熔接（fusion）的方式來實現。然而，由於繞線的尺寸小，加上互連線的密度高，因此對準精確度的難度也隨之提升， 但是這對熔接技術而言是絕對必要的。熔接法包含兩個步驟，1）室溫下預粘合，和2）高溫退火。這些步驟與介面的化學鍵合非常相關。其中預粘合的目的是先藉由氫原子將兩者橋接，再以熱退火製程協助共價鍵的形成。
熔融鍵合（fusion bonding）的好處之一是其鍵合材料可輕鬆取得。任何外來的或是新的材料要能夠被半導體產業所接受，都需要經過許多關卡的檢驗。部分原因是因為它們必須符合許多不同的規格要求，並且需要通過冗長和大量的故障分析，以確保整個晶片過程中沒有因此帶入任何負面影響。有幸的是，熔融鍵合技術中所有的整合方案都是以氧化矽、氮化矽或氧氮化合物作為介電質粘合材料，然後以銅或其他金屬作為互連線材質；而這些材料都是目前用於最先進IC生產線上的標準材料。
早期成功的熔接製程必須先將接合材料轉化成粘稠的流體，而這需要非常高的溫度（從800℃到1100℃，取決於摻雜濃度以及沉積方法）[4]。然而近來研究的主軸已經轉向了解粘合之前的介面物理和形態，以及它們對粘結效果的影響。最近的研究結果顯示低溫電漿活化接合法可降低熱退火溫度到約200℃，並且新材料組合的可能性提高[5,6]。實際上，熔融鍵合技術已經被大量使用在某些應用當中，包括圖像傳感器和特殊基板，例如矽-絕緣體（silicon- on-insulator，SOI）晶圓。而晶圓與晶圓間熔融鍵合的作法其實可以很容易地被導入採用low-k介電質和標準金屬的CMOS製程。
定位是3D-IC熔接技術的關鍵
對via-last鍵合法而言，縮小通孔尺寸是成本降低的關鍵。而對混合鍵合技術而言，通孔與焊盤的尺寸都是3D元件成本降低的關鍵。考慮到TSV的角色基本上「只是」作為信號連接之用，但是卻佔用寶貴的晶圓面積，因此縮小它的尺寸在邏輯上是必然的結果。提高整合密度是重拾有價值的主動元件面積的一種手段。然而，欲縮小互連線的尺寸，必然需要改進晶圓與晶圓間的對準精確度。
圖一所示的橫截面為via-last製程在經過堆疊之後的結果，通孔的曝光蝕刻光罩需要與下方埋設的金屬層對齊。鍵合對準的精確度在這裡也是關鍵，因為光阻層必須對齊底部和上方元件層的接觸孔。為了最小化矽晶圓面積的使用率並且維持小範圍的佈線隔離區，鍵合的對準精確度必須控制在嚴格的規格內，並且與金屬、通孔與接觸孔相互匹配，如圖二所示。
圖二：計算混合鍵合的金屬TSV的表面重疊狀況，以比較晶圓與晶圓間的對準精確度。
如果所有半導體元件的工作電壓都是一樣的話，現在的半導體世界將會非常單純。然而，3D-IC/TSV整合技術有一項備受關注的問題在於有可能出現高頻響應和寄生效應。而鍵合對準的精確度在此又是一項非常重要的因子。任何在此互連線網路中存在的通孔都會在其周圍產生某種程度的電場。此外，個別的互連層之間假如是完美對準的話，則衍生的電場也會是對稱的。然而若是有錯位情形發生的話，就可能導致局部電場增強。反過來說，這有可能導致電場不平衡。假如進一步縮小互連線的尺寸和元件之間的間距，則非均勻電場的影響性將越來越大。這個問題更容易出現在記憶體堆疊以及具有並行信號匯流排的高頻寬介面上[2]。
優化對準值
從以上的討論中可知，對於熔融鍵合技術來說，晶圓與晶圓間的對準精確度必須與互連線的尺寸縮小化同時並行。2011年版的國際半導體技術路線圖 （ITRS）（在寫這篇文章的時候，2013年ITRS有關封裝方面的路線圖尚未公佈）規定，對於高密度TSV方面的應用，到2015年時通孔的直徑將在 0.8-1.5微米的範圍內[2]；另外為了達到良好的電氣連接特性，對準精確度的要求將是500nm（3σ）。而先前的研究結果顯示，採用氧化物與氧化物之間的熔融鍵合技術可以讓晶圓與晶圓間的對準精確度達到250nm或更佳[7]。新引進的SmartView®NT2鍵合對準設備已經展現其具有 200nm（3σ）的面對面對準能力，如圖三所示。 圖三：（左）SmartView NT2有關連續對準測試的結果，（右）直方圖及常態分布圖顯示200nm（3σ）的對準精確度。
除了同平面 （in-plane）測量與晶圓之間相對位置以外，還有幾項因素有助於全晶圓的對準。在熔融鍵合技術中，先將兩晶圓予以對準，之後開始預鍵合（pre- bond）動作。當兩晶圓靠在一起時，晶圓的應力和彎曲程度會影響鍵合波的形成。所謂鍵合波指的是氫分子橋接鍵合的前端，為的是預先鍵合晶圓。控制連續波的形成和控制其影響參數是實現上述嚴格規格的關鍵。在本質上，優化熔融鍵合製程也就表示必須優化鍵合過程中的生成力。
舉例來說，晶圓彎曲和翹曲可能在通孔蝕刻和填充之後大量出現。特別是TSV本身就是晶圓的局部應變發生地。縮小通孔的大小和深度有助於減少應變，而這會大幅影響鍵合波的形態和傳送。同時，這種鍵合波在通過鍵合界面時也會引起局部應變。任何晶圓的應變會體現在晶圓的變形上，這會導致額外的對準偏移。製程和設備的優化可以減少應變力並且顯著減少局部的應力模式。通常，生產過程中的變異值應該遠低於50nm以下。進一步優化失真的狀況需要考慮許多因子，除了鍵合 製程和設備以外，還包括過去的製造步驟和圖案設計。其中很大的一部分來自於電漿活化，它會決定最初的鍵合能量，並且直接影響鍵合波的傳播和形成機制，以及晶圓變異的後果。
結論
總而言之，晶圓對準熔融鍵合技術正快速地發展，以支持前段3D-IC堆疊的需求。然而，必須提高晶圓鍵合的對準精確度，才能滿足當前和未來各個技術節點在生產上的要求。控制晶圓的局部對準只是其中一個方向。其它的重要方向包括起動、操縱和控制鍵合波。晶圓鍵合技術的最新發展結果顯示，其鍵合對準的精確度已經可達到200奈米（3σ）或更低，這對下一代3D-IC的生產作業來說，是非常重要的一項指標。
原文請參閱《半導體科技雜誌 SST-AP Taiwan 》
參考文獻
Z. Or-Bach, "Is the Cost Reduction Associated with Scaling Over?", June 18, 2012, http://www.monolithic3d.com
ITRS Roadmap, 2011 edition
M. Bohr, "The evolution of scaling from the homogeneous era to the heterogeneous era", IEEE International Electron Devices Meeting, 2011.
O.-Y. Tong and U. Gosele, Semiconductor Wafer Bonding: Science and Technology (Wiley Interscience, New York, 1999)
T. Palch, et al., "Investigations on Bond Strength Development of Plasma Activated Direct Wafer Bonding with Annealing", ECS Transactions, 50 (7) 277-285 (2012)
T. Plach, et al., "Mechanisms for room temperature direct wafer bonding", J. Appl. Phys. 113, 094905 (2013)
G. Gaudin, et al., "Low temperature direct wafer to wafer bonding for 3D integration", Proc. IEEE 3D-IC
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