從歷史上看,同質整合封裝的主要目的是為晶片提供機械保護、矽特徵的空間轉換、面積縮放、低寄生功率傳輸、高效功率去除以及低損耗、高頻寬訊號傳輸。同質 SoC封裝的創新,重點在於實現矽尺寸縮放、功耗、性能和延遲的同時,能最大限度提高摩爾定律帶來的性能機會。當主要關注焦點放在同質整合時,MCP(多晶片封裝)主要用於縮短上市時間和滿足關鍵的異質整合需求(例如 DRAM 整合)。
當今的產業趨勢表明,由於有添加多樣化的功能的需求(通常透過來自多個不同供應商的矽節點上的不同IP 來實現)、提高矽產量彈性以及對快速上市時間的持續需求,市場上對異質整合的需求不斷增長。此外,如今(大部分)使用先進封裝基板的小巧型異質整合次系統可實現更大的晶片面積。 2D 和 3D 封裝架構是很理想的異質整合平台,因為它們在小巧尺寸的元件之間提供短、高能源效率、高頻寬的連接。隨著頻寬的增加,傳輸資料的功耗和傳輸延遲時間的影響,都會因先進的2D和3D互連而使路徑變得比較短。
圖 4A. 兩個關鍵物理設計屬性
圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:
Interconnects for 2D and 3D Architectures, April 2024
備註:兩個關鍵物理設計屬性:(a) IO/mm(晶片邊緣)-線性溢出密度;
(b) IO/mm2(晶片)-區域溢出密度。請注意,這裡的IO 指的是物理凸塊和電線
圖4B:兩個關鍵物理設計屬性
圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:
Interconnects for 2D and 3D Architectures, April 2024
備註:兩個關鍵物理設計屬性:(a) IO/mm(裸晶邊緣)-線性溢出密度和(b) IO/mm2(裸晶)
-區域溢出密度,相乘即可建立單一3D 互連密度(3DID) )。
請注意,這裡的術語 IO 指的是物理凸塊和電線(感謝:台積電)
3D 架構的區域互連(見圖 1)
表 4:同時使用焊接和混合互連的 3D 架構的實體 IO 擴展路線圖
圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:
Interconnects for 2D and 3D Architectures, April 2024
表 5. 2D、增強型 2D 和 3D 架構的供電屬性 (電力傳輸屬性與架構無關)
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Interconnects for 2D and 3D Architectures, April 2024
不同封裝架構回顧
表6. 文獻中的應用範例,作為不同包裝架構和製程/材料屬性的函數
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Interconnects for 2D and 3D Architectures, April 2024
圖 5:針對不同接線功能的技術
圖片來源:Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:
Interconnects for 2D and 3D Architectures, April 2024
備註:L為線的寬度,單位為μm,S是線間的最小間距,單位為μm;半線節距為(L+S)/2。
使用矽後端佈線的技術可以實現大於1000的佈線密度,且L&S≤0.5μm。
預計針對使用基於焊料和非焊料的方法來實現超細間距 2D 增強型和 3D 架構的新型組裝技術有更大需求。堆疊晶片架構的主要挑戰將繼續存在於細間距分類/測試、熱管理、供電網路開發、設計流程協同優化、線上流程控制和大批量設備準備方面。
資料來源:
Heterogeneous Integration Roadmap 2024 Edition, Chapter 22:Interconnects for 2D and 3D Architectures, April 2024