進入3D時代
Steve Ghanayem ，副總裁暨總經理，Transistor and Interconnect事業群，Applied Materials公司
今年是半導體業迎接摩爾定律的第50年，正好是我們處於3D時代的起點。我們預期會看到3D FinFET被廣泛應用到邏輯電路和晶圓廠內。這項技術十分重要，我們看到3D NAND在製造方面的投資正在擴大。3D製程轉換具有劃時代的意義，除了影響邏輯電路和記憶體元件外，也凸顯在今日的行動時代，技術創新的積極步伐。採用3D技術的好處包括更低的功耗、更高的運算性能、更大的記憶體容量密度和更小的外形尺寸 － 這些都是半導體業開發新的機動性、連結性以及物聯網應用所需的重要特性。
藉由新材料、新功能和新製程技術，半導體設備業在此3D轉換的過程中扮演重要角色。為了製造先進的3D FinFET和NAND元件，晶片的製程複雜度隨著每個技術節點的演進持續向上飆升。3D結構的製程對沉積、蝕刻、平坦化、材質調變和選擇性等等都是獨特的挑戰，要做出一個良品需要特別的創新作法以控制關鍵尺寸、維持結構完整性和形成介面結構。隨著晶片越來越小也越來越複雜，累積的變異會越來越多但是製程所容許的誤差卻越來越小，這些都會侵蝕元件的性能和良率。晶片製造商需要具備成本效益的解決方案來快速提升產品良率以保持摩爾定律的節奏。有鑑於這些挑戰，2015年將是考驗精密材料工程技術是否具有大量製造3D元件能力的關鍵年。
欲達到3D元件的優異性能和良率有賴設備工程專家充分利用幾十年來累積的知識，為客戶提供最佳的系統架構並且也要具備足夠大的製程容許範圍(process window)。創新的製程技術和具原子級精確度的新材料對電晶體、內連線和圖形轉移製程而言非常重要。例如，製造電晶體時需要精確控制翅片寬度以及限制從蝕刻到光刻(lithography)的變異。接觸孔的形成則需要精準的金屬膜沉積和原子級的介面控制以降低接觸電阻。在內連線方面則需要用到新材料，例如鈷，以改善間隙填充狀況與窄線密度隨著技術節點提高之後的可靠性。展望未來，這些精密的材料工程技術將是未來數年藉由材料以持續微縮晶片尺寸的基礎。
製程複雜性提高與相對應的創新機會
Brian Trafas，首席營銷主管，KLA-Tencor公司
在2014年剛開始的時候，半導體產業普遍壟罩在樂觀與前景光明的氣氛中。到年底時也的確如此。雖然來自金融業的風險和對產業整合的擔憂有時會烏雲籠罩這個產業，但是新的一年到來時仍然有許多正面的消息浮上檯面。包括預期設備支出將增加、材料市場營收將上升，以及矽晶圓的出貨量預期將會創新紀錄等。無疑地2015年的各項預測都朝向正面發展，各家廠商也相繼採取行動以迎接新的挑戰，並且制訂各項戰略以解決各種創新技術的複雜問題，例如複式曝光 (multipatterning) 和3D架構等。
半導體業不斷地探索新的技術，包括3DIC、TSV和FinFET。它們帶來了許多挑戰同時也帶來了更多機會。首先對記憶體以及邏輯線路而言，以複式曝光技術來延展光刻能力是製程上的一大重點。我們看到將傳統光刻設備用到一些非光刻製程上所呈現出來的價值。客戶需要監控光刻和非光刻光源的誤差來源和重要缺陷，以期望能夠在下一個節點世代順利產出產品。為了在光刻製程的變異容許度降低的情況下還能夠成功產出晶片，必須重視各種誤差的來源以正確地前饋和後送相關的製程數據。
將記憶體元件和邏輯線路從2D轉移到3D結構是另一個研發重點。3D結構會帶來更緊縮的製程容許度，因為製程步驟增加而且複雜性提高。協助客戶在面對這些獨特結構與挑戰的良率問題是企業展現本身價值的大好機會。
可穿戴式元件、智慧手機和物聯網市場將繼續快速增長並且帶來新的機會。我們預期物聯網將驅動更高水平的半導體產品，有助於這個產業的未來發展。對於這類元件的需求將提升整個產業鏈的價值，除了半導體元件還涵蓋軟體和服務。這些元件也為微控制器、嵌入式處理器以及傳感半導體元件帶來成長的機會。
這個產業的成功關鍵是同行之間以及與客戶之間的密切合作。在如此複雜的市場局勢和IC技術之下，如何共同合作來了解困難之所在，並且確定哪裡有機會為客戶提供價值，最終幫助客戶做出正確的投資以滿足量產的需求是非常重要的。
控制製程變異是10nm技術成功的關鍵
Richard Gottscho博士，執行副總裁，全球產品事業群，Lam Research Corporation
今年半導體業應該可以看到晶片開始以10nm技術節點製造。要在這麼小的尺寸上製造元件，控制生產過程中的變異是必要的也是最具有挑戰性的，因為變異的容忍度隨元件尺寸縮小而降低。
控制變異對改善良率和元件性能而言，一直是非常重要的工作。隨著技術的進步和設計規則的改變，需要更嚴格的製程控制以達到技術的優點。例如在22/20nm的技術節點上，臨界尺寸(CD，Critical Dimensions)的變異容忍度縮小到1nm，相當於約14個原子層對於10nm節點，臨界尺寸更是小於0.5nm，或是僅僅3到4個原子層而已。在20nm節點之後促使元件尺寸持續微縮的關鍵是創新，例如3D FinFET元件和雙重／四重圖樣成形技術，而創新帶來的挑戰是變異容忍度的降低。比如說，多重圖案製程要求更嚴格地控制每一個步驟，因為它需要額外的製程來產生一開始的遮罩，而更多的步驟意味著更多發生變異的可能性。多重圖樣成形技術不僅對光刻製程的限制更多，同時也對沉積和蝕刻製程有一樣的限制。
有三類製程變異必須加以處理：一是晶粒或積體電路內原子級尺寸的差異；二是晶粒之間（在晶片內）的差異；三是晶圓之間的差異（同一批內、各批之間、反應腔之間、以及晶圓廠之間）。要控制CD變異到幾個原子之內將越來越需要原子層沉積（ALD）和原子層蝕刻（ALE）等技術。過去這方面的技術有些被認為太慢而且無法使用於商業化量產。很幸運的是我們現在已經有了具備成本效益的解決方案，並且已經開始大量生產。
為了與這些功能互補，系統納入先進製程控制 (APC, advanced process control) 以調整整片晶圓上的化學特性和電性梯度，從而進一步降低晶粒之間的變異。此外反應腔匹配的重要性從未像現在這樣受到重視。大數據分析和子系統診斷技術正在開發和實施當中以確保晶圓廠內每個系統生產的矽晶片具有原子級精準度的製程標準。
展望未來，我們預期在今年的某個時候，這些先進的新變異控制功能將移轉到生產線上，並促成元件開始以10nm節點製造。
2015：3D-IC整合世代終於來臨
Paul Lindner，執行技術總監，EV集團
2015年將是採用3D-IC技術的重要轉折點，因為半導體業正全力將3D-IC從開發和原型設計階段轉移到生產線上。在一些應用中這樣的轉變已經發生。迄今為止，在一個典型的智慧手機上至少有十二個零件採用3D-IC製造技術。這些智慧裝置除了應用處理器和記憶體繼續採用堆疊式封裝(POP)之外，裝置中許多其它的零件包括圖像傳感器、微機電系統、射頻前端和過濾元件等也都已經注意到採用3D-IC技術的優點。這些優點包括尺寸縮小而且性能提高，另外最重要的是製造成本降低。
越來越多的穿戴式行動消費性產品，也越來越追求更高的整合密度和更小的尺寸，特別是MEMS元件。更多的功能將藉由3D堆疊整合到同一個裝置與封裝中。例如九軸國際測量單元(IMU，International Measurement Units，包含三個加速度計，三個陀螺儀和三個磁軸)的尺寸、成本、功耗都會降低，並且更易於整合。
在數據中心數據串流的另一側，我們期望在2015年看到一些新的3D-IC技術能開始進入市場。受惠於3D堆疊技術，整合光電子元件與CMOS元件的化合物半導體正準備以光纖取代銅線以降低電力消耗和電力成本。近期問世的堆疊式DRAM與高性能微處理器，如Intel的Knights Landing處理器，顯示3D-IC終於在許多不同應用上展露其各項優勢。
在各式不同的應用中採用堆疊式3D-IC結構的關鍵是晶片鍵合(Bonding)技術。例如3D-IC的穿矽通孔(TSV，Through Silicon Vias)製程，在過程中要先做臨時性的鍵合，或者在晶圓之間做永久性的鍵合。這個製程的目的是為了減少有MEMS裝置的穿戴式產品的功率消耗，而且若能以更高的真空度封裝，將更能降低陀螺儀的消耗功率。最後所謂晶片級混和融合鍵結(hybrid fusion bonding)－這是一種以單一製程步驟將晶圓間的機械特性和電性都予以永久性連接的技術，並且藉由除去對鍵合劑的需求，還有對凸塊(bump)和墩柱(pillar)的需求而促使更薄元件的開發－這是我們預期能夠在2015年看到被使用到元件製作的新製程之一。
2015：曲線圖形即將成真
Aki Fujimura，CEO，D2S公司
對半導體產業來說，2015年將是摩爾定律歷史上最有趣時期的開端。未來的數年，光罩寫入器的基本機器架構將首次出現變革，從可變形波束(VSB，variable shaped beam)變成多重波束(multi-beam)。其中多重波束之光罩寫入方式很可能是最後的選擇，而該技術將帶領我們朝著摩爾定律的終點前進。用多重波束寫入器之寫入時間是固定的，不管光罩圖案的複雜性為何。這將改變一切，開啟一個充滿機會的新時代。使設計規則、光罩/矽晶圓良率和光罩寫入時間等等過去需要相互權衡的問題都加以解決。而其向上衍生的優點可能至今還未被重視 。
雖然多重波束光罩寫入機可能無法趕在10nm節點到來的時刻進入大量生產作業，但是業界人士都認為它可以來得及在7nm節點前完備。由於這樣大規模的轉變需要數年的時間才能夠成功地滲透進生態系統之中，2015年正是開始準備此一變化影響的良機。多重波束光罩寫入可以產生非常複雜的光罩圖形(甚至是理想的曲線圖形)。當搭配光學鄰近校正(OPC，Optical Proximity Correction)、反向光刻技術(ILT，Inverse Lithography Technology)和像素化光罩(Pixelated Mask)時，能夠獲得更好的晶圓寫入精確度並且更寬廣的製程容許範圍。改善光罩和晶圓上的製程容許範圍將允許更嚴格的設計規則，並且將重新啟動摩爾定律中電晶體密度增加的步伐。
多重波束光罩寫入的前景明確地指出OPC需要採取複雜的光罩圖形以獲得更好的矽晶片品質。如此明確的方向顯示未來在10nm節點時需要更寬廣的製程容忍度和重疊(overlay)精準度，並且10nm的光罩圖形更複雜。各項技術，例如模組化光罩數據準備(MB-MDP，model-based mask data preparation)將在2015年登上舞台，並採用VSB光罩寫入法進入10nm節點。
不論是用VSB光罩寫入或者是多重波束光罩寫入法，我們需要寫入的圖形只會越來越複雜、越來越多曲線、並且以最小的寬度和間隔製作。光罩數據準備的趨勢有撲天蓋地之勢，改變將從確定的、以規則為基礎的、幾何的、各圖形獨立的、圖形受調變的(shape-modulated)、以及矩形處理(rectangular processing)等，轉向以統計為基礎的、基於模擬分析的、各圖形相關的、以劑量和圖形調變的、以及任意圖形皆可處裡等作法。我們將見證這樣根本的轉變自2015年展開。這實在是一個令人非常興奮的時刻。
2015年將由數據整合和先進封裝技術推動產業成長
Mike Plisinski，首席營運官，Rudolph Technologies公司
我們看到兩個重大的趨勢，並且預期它們將在2015年產生重大影響。首先是持續投資在3D整合技術與先進封裝製程的開發與應用，其驅動力不僅僅是因為需要更高的功率、更多的功能、而且更小的體積，也因為每個晶片的I/O數量與密度正急速升高。這方面的技術不只包括穿矽通孔，也包括銅柱凸塊(copper pillar bump)、扇出包裝、以及在矩形基板上以專用的光刻系統完成超高效能的平面式包裝製程。當後端製程開始使用並且融入到前端製程時，傳統上這兩個領域的分界線也就開始變得模糊。先進的封裝製程比傳統封裝技術顯然需要更多的檢查和控制，而這種趨勢在目前仍然只是早期階段。
另一個趨勢對整個市場有更廣泛的影響。隨著消費性電子產品成為這個產業的主要驅動力，製造商正面臨越來越大的壓力要快速地生產大量新產品。能否從大型手機公司拿到訂單可以決定這一年的興衰，而能否拿到訂單的標準已經不同以往只是看售價而已，還要根據產品的技術和品質。這迫使製造商要針對製程的問題尋求更全面的解決方案。製造商不再只是購買一套可以用來建立其骨幹基礎(infrastructure)的某些標準工具，然後由IT將其連上線，讓製程工程師得以解讀數據並且製作圖表和報告；相反地，製造商正要求他們的供應商提供這些功能，製造商要求說，「我們希望你能提供一個可用的工具，可以立刻滿足這些規格要求，並且提供我們需要的資訊以調整和控制我們的製程。」也就是說製造商想要的是資訊(information)，而不只是數據(data)。
Rudolph已經投入，並且會持續投入大量的資金以開發與製程相關的自動化數據分析系統。現在跟過去不同了，當客戶從我們這裡購買一套系統，不論它的應用是在顯影、計量、檢驗、或是其他新項目上，客戶也希望能夠將這些數據與製程中其他設備所生成的數據互相連結，這樣做的目的是提供更多有助於製程調整的資訊。我們預期這些相同的客戶需求將促使廠商之間展開新的合作。我們歡迎與其他廠商有攜手合作的機會，以提供更全面的解決方案，為我們共同的客戶帶來助益。
製程數據 - 從飢荒到盛宴
Jack Hager，產品營銷經理，FEI
當元件尺寸已經縮小到迫使製造商必須改用TEM而非SEM來分析和測量元件的關鍵結構時，製程和整合工程師常常發現自己不得不在製程數據不足的狀態下做出重要的決定。最新TEM樣品自動化製備的進展是使用FIB來製備高品質、超薄且可以指定位置的樣品，這項進展就有如轉開了數據流的水龍頭。工程師現在可以根據大量數據以及統計學原理做出正確的決定。若能提供快速而且高質量的TEM資料將會激發工程師想要有更多數據的需求，而其結果是在某些情況下要將樣品製備系統從遠端的實驗室拉到晶圓廠中或是靠近生產線的地方。假使樣品製備和TEM觀測的自動化程度都夠高，最終解讀數據的製程工程師就可以自行操作該系統，進而決定應該從該系統獲得哪些數據。
應用在最先進節點的大量新奇材料和新型3D結構激發產業界對能夠快速且準確處理數據的需求。過去以一個相對簡單的「微縮」2D設計，搭配熟知的製程技術以提升元件性能的日子早已不復存在。如今複雜的新製程需要額外的監測以輔助製程控制、故障分析與故障排除。電性和物性的缺陷不僅僅是多不勝數，而且通常很小還很多樣。這些缺陷往往被埋在底下，很難用傳統的線上缺陷監測設備加以揪出，因此難以診斷出問題的根源。如今TEM分析已經算是常態，以TEM分析可以看到缺陷的細節，再針對製程的問題加以處理。
儘管製程技術已經大幅改變，然而市場的基本面卻沒有跟著變化。首先是市場仍然追求優惠價格以及市占率高低。多快能夠上市(time-to-market)很大程度取決於何時可以將新製程開發完成，並且多快可以進入大量生產階段。在研發和量產的重要階段，快速和精確的自動化TEM樣品製備和分析將提供最有價值的貢獻。這套方法已經由業內領先廠商加以採用 – 包括邏輯元件、記憶體元件、IDM與代工廠。我們預期這個趨勢會持續下去。有了這套設備，樣品製備和先進測量與分析系統將會搬移到晶圓廠內。
製程與材料的多樣化將推動次晶圓廠的整合和客製化
Kate Wilson ，全球應用總監，Edwards
我們認為在最先進節點蓬勃發展的新製程、新材料和新結構將會促使目前的次晶圓廠出現大幅度的革新。特別的是，我們預期看到真空抽取和減排功能的整合工作會持續向前發展，並且具有客製化調整的能力以優化性能，符合越來越多樣的應用需求。同時核心單元的額外功能會越來越被重視，例如熱管理、N2升溫射入、以及抽真空前後的前導物(precursor)管理等。
整合功能的優點很明顯，不僅可以節約成本，而且在安全性、安裝速度、體積縮減、零件組裝一致性、優化調校、可控制的擁有成本、直到它們的可靠度減弱到安全水平以前都有好處。這些優點並非都是顯而易見的。因為所謂有效的整合並不是只是單單增加一個幫浦而已，所以一個整合系統的初始成本會大於那些單零件的成本。一個適當整合系統的成本效益主要來自於效率提高和長時間的可靠性，其獲得的效益高低取決於製程的複雜性。在惡劣的應用領域中，包括沉積製程如CVD、磊晶和ALD等，整合系統明顯擁有更長的正常運作時間、維修間隔時間、產品壽命以及更高的安全效益。
越來越多客製化製程的要求會影響整合系統的發展。整合人員最了解製程的細節以及其副產品。每個製造商會使用稍微不同的配方，或是稍微改變材料或濃度，如此就會對抽取和排放性能造成很大的影響。這樣的變異性必須在設計整合系統之初就先處理，並且從一開始的調校到整個系統的壽命期內加以調整以達到最佳性能。整合的效益能否成功達到的關鍵，很大程度有賴於基於廣泛的應用知識與經驗加以持續改進。
2015年將由Giga級的挑戰所主導 Zhihong Liu博士，執行主席，PROPLUS Design Solutions公司
這並不是很久以前的事，當nm被半導體業用來形容電晶體尺寸有多小，以及用來顯示相關的製程技術有多進步的術語。時至今日，摩爾定律在28nm以下的微縮速度變慢了，我們變得更常聽到Giga這個字，因為所有的晶片設計有部分目的都是為了處理大數據，相關的挑戰的複雜度也向上跳升。
奈米科技的進步已經使Giga等級的應用出現在多種技術平台上，包括最流行的手機、物聯網和穿戴式元件上。EDA工具必須應對這樣的趨勢。一方面能夠準確地建構奈米元件的模型，包括因為小尺寸和結構複雜的緣故因此相對應的物理作用也十分複雜，使這項工作變得更加重要和困難。設計者現在需要代工廠提供更多的資訊，並且對PDK和模型精準度採取更高的標準。他們需要深入了解他們的技術平台以使他們的晶片或IP更具有競爭力。
另一方面，Giga級的設計需要精準的工具以處理越來越大的設計內容。隨著科技進步、低功耗應用、以及各種製程變異的影響，低電壓電源的設計容忍度也跟著降低。此外，大型電路設計對漏電流和雜訊較敏感，因此精確度就成為Giga級設計的瓶頸。
然而，傳統適用於大型設計的工具，例如以FastSPICE進行模擬和驗證，大多必須在容量和性能的精準度之間權衡。一個具體的例子是精準的記憶體設計，例如，大型記憶體特性檢測，或是全晶片時序和功率驗證等。因為嵌入式記憶體可能佔用晶片面積50％以上，對晶片性能和功率會造成顯著的影響。對先進設計而言，功耗或時序的檢測和驗證所需要的精準度遠高於FastSPICE所能提供 – 其要求必須與標準SPICE的誤差在5％或更少的程度。
為了滿足上述Giga級的挑戰，下一代的電路模擬軟體必須提供與傳統SPICE一樣的精準度，同時具有類似FastSPICE模擬器的容量和性能優勢。新加入Giga級SPICE模擬市場的軟體必須能夠處理最新的製程技術，例如16/14nm的FinFET，這對容量與精準度的挑戰又更高一層。
Giga級SPICE模擬器涵蓋小區域和大區域的塊體模擬、電測、或全晶片驗證，內涵一套純SPICE引擎以保證模擬的精準度，並消除傳統設計流程中的不一致問題。它可以用來作為FastSPICE模擬時的標準，或是直接取代FastSPICE來設計記憶體。
我們已經走入Giga級的晶片設計時代，而Giga級的SPICE模擬器已經問世並滿足設計上的需要。SST-AP/Taiwan
原文請參閱《半導體科技雜誌 SST-AP Taiwan 》
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