如何將電晶體和其它零件在IC內、封裝內、印刷電路板上，以及系統和整個網路層級上進行互連線，將會是效能、功耗、延遲時間和成本的未來極限。異質整合是指整合了更高層級的聚集式組裝，以提供增強的功能並改善操作特性。在此定義中，組裝的零件應該是任何的單元，不管是獨立的晶片、MEMS元件、被動元件和組裝好的封裝或次系統，並將其整合進單一封裝當中。其操作特性也應該最廣泛地加以定義其所包括的特性，例如系統級的擁有成本。

ITRS的異質整合聚焦小組的任務是要為產業界、學術界和政府提供引導，以確認對於關鍵性的技術挑戰仍擁有足夠的準備時間，而且它們不會成為阻止電子學持續進步的路障，而電子學的進步對於產業界的未來發展，以及實現對人類持續正面影響的承諾是非常關鍵的。其做法是確認在2030年以前的電子業異質整合需求，並確定滿足這些需求必須克服的艱難挑戰，並在可能的情況，找出可能的解決方案。

技術背景

環境正在迅速變化，因此在50年後將會需要革命性的改變，而其改變是很大程度地進化。其推動變革需求的主要因素是：

• 我們正在趨近摩爾定律微縮的終點
•  2.5D和3D整合技術的出現
• 新興物聯網世界的出現將導致網路連接需求的爆炸性成長
• 智慧型手機和平板電腦等移動裝置，在數量和數據通訊需求上的迅速成長，推動了全球通訊網路容量的爆發性成長
• 將數據、邏輯運作和應用轉移到雲端，驅使了在容納這樣的網路容量成長時，降低延遲時間的需求。

要滿足這些新興的需求並無法藉由當前的電子技術來完成，而且這些需求正在推動一項新型且不同的整合方法。功耗、延遲、頻寬/頻寬密度和成本的需求，只能藉由全球通訊網路的革命性改變，以及網路中所有零件和一切相連的物件來實現。為了確保此「未來網路」在電晶體損壞的環境中的可靠度，我們在如何設計與測試此網路及其零件上還需要創新。

電晶體的功耗在目前的網路中約佔有其總功耗、總延遲和總成本的10%以內。而存在的效能、功耗、延遲時間和成本的未來限制，在於這些電晶體和其它元件在IC中、在封裝中、在印刷電路板上，以及在系統和全球網路層級的互連線。為了克服這些限制，將會需要將不同材料、不同元件（邏輯、記憶體、感測器、射頻、類比等元件）和不同技術（電子學、光電子學、電漿子光學、MEMS和感測器）之間的異質整合。而且還需要新材料、製造設備和製程以實現此種整合並克服這些限制。

艱難的挑戰

最為艱難的挑戰將會是如何降低單一功能的功耗、單一功能的成本和延遲時間，同時持續在效能、實體密度和可靠度上進行改進。從歷史來看，電晶體的微縮一直是滿足所需系統級改進的主要貢獻者。異質整合必須為非電晶體的基礎架構提供解決方案，以取代從微縮CMOS所享有的歷史進展速度上的不足。封裝和測試也都發現很難擴展其效能或單一功能成本，以跟上電晶體微縮的腳步，而且很多艱鉅的挑戰必須得到滿足，以保持其進展的歷史步伐。

為了確認這些艱難的挑戰，我們已經選擇了將推動未來關鍵需求的7個應用領域，作為我們的工作重點。這些領域是：

• 移動式產品
  
• 大數據系統和互聯
  
• 雲端
  
• 生物醫藥產品
  
• 綠色科技
  
• 物聯網
  
• 汽車零件和次系統

關於這些應用領域的異質整合艱難挑戰的初步清單分成三大類：

（1）晶片上的互連線
（2）組裝和封裝
（3）測試

這些都會進行分析以符合技術藍圖建立的程序，而且將被用來定義有可能成為前述7個應用領域中「精彩到被掌聲中斷（show stoppers）」的最高10大挑戰。

晶片上互連線的艱難挑戰

特徵尺寸持續地降低、電晶體數量的增加以及擴展到3D結構，同時呈現了許多艱難的挑戰。因為持續微縮的挑戰已在「摩爾定律」一節中有所討論，所以這裡僅列出具有3D結構之元件的互連線技術的艱難挑戰。請注意的是，這裡假設是一個在中介層基板上具有矽穿孔（TSV）、光學互連和被動元件的3D結構。

1、 ESD（靜電放電）：
因為TSV蝕刻所造成的電晶體電漿損傷，特別是在後穿孔的製程上。低損傷的 TSV 蝕刻製程與保護用的二極體佈局是關鍵因素。

2、 CPI（晶片封裝交互作用）可靠度〔製程〕：
ULK（超低介電常數）介電質的低斷裂韌性所引起的失效，如分層。開發具有較高模數和硬度的ULK材料是關鍵因素。

3、 CPI（晶片封裝交互作用）可靠度〔設計〕：
 佈局優化對於採用Cu/ULK結構的元件是關鍵。

4、 TSV的應力管理〔後穿孔〕：
TSV所在區域的金屬層良率和可靠度必須加以考量。

5、 TSV的壓力管理〔中途穿孔〕：
在TSV中的銅擠壓所造成的應力變形，以及電晶體佈局中的KOZ（排除區）會是問題。

6、 熱管理〔熱點〕：
TSV的散熱也是個問題。無論是藉由材料或是佈局優化將熱點的發熱有效均質化會是關鍵因素。

7、 熱管理〔翹曲〕：
每一層互連層的熱膨脹管理，在具有TSV的較薄矽基板上是必要的。

8、 被動元件整合〔效能〕：
更高的Q值，換句話說就是較厚的金屬導線和較低的介電質正切損耗，對於實現低功耗和低雜訊電路是關鍵因素。

9、 被動元件整合〔成本〕：
更高密度和更小尺寸的佈局會需要更高的介電常數薄膜和更高的磁導率。

10、實施光學互連線：
用於訊號、時脈分配，和I/O的光學互連線，需要開發不同的光學元件，例如光源、光檢測器、調變器、濾波器和波導。要用晶片上的光學互連線取代整體互連線，將需要能夠克服成本問題的突破。

組裝和封裝的艱鉅挑戰

目前的組裝（assembly）和封裝（packaging）通常仍是效能、尺寸、延遲時間、功耗和成本的限制因素。雖然在導入新型的封裝結構和製程上，例如晶圓級封裝的創新和系統級封裝，已經取得了不少進展，然而仍需要一個更為高速的進展。此挑戰的複雜度會因為異質整合的獨特需求而持續增加。這包括將各種不同的材料和電路構造類型，整合成一個單一的系統級封裝（SiP）結構以及使用第三維度。

關於電路構造的封裝艱難挑戰

•邏輯：
無法預知的熱點區域、高熱密度、高頻率、無法預測的工作負載、受限於數據頻寬和數據瓶頸。高頻寬的數據存取將需要頻寬物理密度的新解決方案。

•記憶體：
熱密度取決於記憶體類型，而熱密度的差異推動了封裝結構和材料、薄化元件故障模型、測試與冗餘修復技術的改變。封裝必須在單一封裝和/或SiP上支援低延遲時間、高頻寬（>1Tb）、大量記憶體的分層式結構。

•MEMS：
此類型幾乎有無限的需求。需要解決的問題包括密封與非密封、可變的功能密度、管路配置、壓力控制和具成本效益的測試解決方案。

•光子學：
對於熱變化極端地敏感，光電轉換和電光轉換、光訊號連接、新材料、新組裝技術、新對準和測試技術。

•電漿子光學：
需求仍尚未確定，但它們跟其它電路類型是不同的。要解決的問題包括聲磁效應和非線性電漿子光學。

•微流體學：
密封、熱管理和流量控制必須納入封裝中。
雖然不是全部但大多數都需要新材料和新組裝和測試設備，以滿足15年的技術藍圖要求。
關於材料的艱難封裝挑戰。

•半導體：
目前絕大多數的半導體元件都是矽基材料。未來將會使用的有機和化合物半導體具有不同的熱、機械和電氣特性；每一種都具有獨特的機械、熱和電氣要求。

•導體：
銅在許多應用中已取代金和鋁，但這對於未來需求還不夠好。金屬基複合材料和彈道式導體是必需的。要加入一些這類新材料將需要新的組裝、接觸窗和連接技術。

•介電質：
新型的高k介電質與低k介電質是必需的。斷裂韌性和界面黏合性將是關鍵參數。封裝必須為這些易碎的材料提供保護。

•封裝材料：
提高導熱性、較薄的膜層和較低的熱膨脹係數是關鍵要求。

•黏著劑：
晶粒黏合材料、軟性導體，而無殘留物的材料目前仍不存在。

•生物相容性材料：
對於用在醫療和醫學領域（例如身體貼片、植入物、智能導管、電藥）的應用來說，由半導體製造的元件必須是生物相容的。這包括整合新的（彈性）材料以符合特定封裝（外形尺寸）的要求。

異質元件測試的艱難挑戰

關於測試異質元件的困難大致可分為三類：測試品質保證、測試基礎設施和測試設計協作。

測試的品質保證在整合各獨立元件之前，需要包括並建立可實現的品質和可靠度量表，以滿足異質系統的品質和可靠度目標。組裝和測試流程將會變的相互交織且相互依存。它們必須要建立在能夠維持成本效益的良率損失相對於元件成本平衡，以及適當的元件故障隔離和定量的方式上。產業界將會需要整合無法保證已知良品晶粒（KGD）沒有不能超越的成本負擔的元件，而且這將需要整合可見和可存取的修復機制。

測試基礎設施的硬體需要包括同一元件的多重配置，以確保能在部分組裝時和完全組裝狀態時能夠插入測試點。這包括但不限於不同的元件高度、不對稱的元件位置，以及外曝的金屬接觸窗（包括ESD挑戰）。測試基礎設施的軟體，需要確保能夠儲存和使用多重元件的大量測試數據，而它們可能會也可能不會在最後的整合數據領域內產生，但對於最後異質系統的功能性和品質至關重要。它還需要具有追踪非常精細元件，以做為後續聯合供應商和整合者的故障分析和除錯。

測試設計協作是業界必須克服的最大挑戰之一。這將會是高度異質整合的高效能系統，具有跨元件邊界的共同設計測試特性的要求，並具有比單純的邊界掃描還多的測試覆蓋率和除錯能力。如何分拆的挑戰，曾經是一個跨越許多試圖保護智財權的獨立實體測試團隊完全自我掌控設計的責任，而現在僅需要藉由在多家互相競爭的異質整合廠商之間，進行標準化的測試解決方案聯合開發的額外需求上加以放大即可。這需要產業界在測試標準上的合作和遵守，以維持傳統上只需要跨元件邊界通訊協定的高度需求元件的有效益成本和時間的設計週期。

技術藍圖制定程序

ITRS 2.0的異質整合目標是要把重點放在具有最大潛力成為「精彩到被掌聲中斷」的有限數目關鍵挑戰上（10），同時將其他確認並羅列出來的挑戰放在一邊，而不聚焦在詳細的技術挑戰和可能的解決方案上。在與其它聚焦小組和技術工作小組的合作過程將會是一個關鍵資源。在我們需要與ITRS內部和外部的其它小組合作時，有些合作對異質整合能否滿足其使命是至關重要的。圖1展示了三個類型的主要內部合作。

圖1. 合作的優先重點。

我們預計將審視這些主要挑戰和我們以年度計算的挑戰列表，並進行變更以使我們的工作重點能跟上主要挑戰的改變。這將確保我們的努力仍將集中在對我們的讀者具有最大未來價值的競爭前技術。整個過程具有下列詳述的四個階段。

1、 確認應用領域的挑戰：
此一過程將涉及與其他重點團隊、技術性技術工作小組和其他技術藍圖小組合作建立一張大網，以確認與七個所選擇的應用領域相關且不時改變的所有差距和挑戰。所有挑戰的列表將會很長（也許有上百個），然後它們會被異質整合團隊依困難度和關鍵程度進行評分。

2、 定義可能的解決方案：
使用階段（1）中的計分後，會選擇一個數字（30-40）以確認潛在的解決方案。而將其餘方案存檔以供此過程的下一週期運用。此一工作將由上述相同的合作過程進行協調。這些潛在的解決方案將會依可能的成功率和成本進行評分。

3、 縮減選擇到只有10個最關鍵的挑戰：
具有最低成功可能性和最高成本的可能解決方案，將會是潛在「精彩到被掌聲中斷」的路障。然後使用上面的評分和異質整合技術藍圖的重點問題進行選擇。此一選擇過程的結果將通報給相關合作夥伴並取得他們的意見。

4、 為「精彩到被掌聲中斷」的挑戰制定可能解決方案的技術藍圖：
為「精彩到被掌聲中斷」的路障所制定的技術藍圖，應該包括阻礙問題的分析並確認一些潛在的解決方案。此合作將包括與 ITRS 的其他單位，以及其它像是 Jisso 技術藍圖、iNEMI 技術藍圖、麻省理工學院的通信技術藍圖等技術藍圖活動仔細合作。我們將持續與全球技術社群一起工作：產業界、研究機構和學術界，包括 IEEE CPMT 協會。

阻礙的問題將會由 ITRS 組織、學術界、產業界、政府和研究機構內的權威專家進行專門調查，以確保廣泛的基本了解。可能的解決方案將藉由類似的合作過程加以確認，並通過一系列類似於 ERD iTWG 所使用之過程的聚焦專題研討會進行評估。這個過程是一個專題研討會，其中會有一位倡導者和一位評論者為工作小組進行介紹。隨後再進行討論與投票程序，且可能要有幾次迭代循環才會達成共識。

橫跨聚焦團隊/技術工作小組的合作將使用迭代程序，以收斂到在 ITRS 組織內對於挑戰和潛在解決方案的理解是自我一致的。圖2舉出了一個例子。

圖2. 迭代的合作流程

而這是非常重要的，因為我們的時間範圍包括了完整 15 年的 ITRS。這項預期異質整合的真正障礙、定義可能的解決方案並導入成功的解決方案的工作可能需要整整 15 年。在這些表格當中，我們將會為包括成本、功耗、延遲和頻寬等關鍵問題的重大挑戰設立每5年檢查點。為了要讓此表格有所用處，當我們在準備2015年及往後的異質整合技術藍圖專章時，我們將面臨的挑戰是確認具體指標或要用於每個應用程序的指標。

原文請參閱《半導體科技雜誌 SST-AP Taiwan》

【本文僅反映專家作者意見，不代表本報立場。】

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