承接上期文章《TRIZ與半導體製程技術(一)》，筆者要繼續以半導體製程技術之專利文獻實例為讀者們介紹TRIZ的40個發明原則。

發明原則3:局部特性(Local Quality)

發明原則「局部特性」通常具有下列之涵義：

1. 改變一個物體或系統的結構，從均質或同質變成非均質或異質
2. 改變一個作用或外部環境(外部影響)，從均質或同質變成非均質或異質
3. 使一系統每一部份的操作功能都能達成最適狀態
4. 使一個物體或系統的每一部份能執行不同與(或)互補性的有用功能

首先，筆者要提示一基礎專利之案例，專利名稱為「惰性氣體對半導體晶片乾蝕刻的組合運用」（Combination usage of noble gases for dry etching semiconductor wafers），專利號碼為US5213659。本案所討論的「乾蝕刻」(Dry Etching)技術是半導體元件製程的重要步驟之一，乾蝕刻是一種「非等向性蝕刻」(Anisotropic Etching)技術，該技術具有良好的「方向性」(Directional Properties)，但是其蝕刻「選擇性」(或稱選擇比，Selectivity)則遜於濕蝕刻技術，本案中業界所謂的蝕刻選擇性，就是不同物質間蝕刻速率的差異比較值。

圖一為一進行乾蝕刻製程的晶片10之剖面圖，其製程配方為600瓦功率，真空度1750 mtorr，反應氣體流量設定各為SF6_6sccm，CHF3_45sccm與He_130sccm (sccm，standard cubic centimeter per minute)。單晶矽基材16之上為氧化矽層20和多晶矽部位18a與18b。光阻層22覆蓋於氧化矽20之上，本例的缺點是由靠近晶片邊緣區域12的通道開口24與靠近晶片中心區域14的通道開口26的比較情況可知，其間的蝕刻「均勻度」(Uniformity)之量測值極不理想，有待進一步的改善。

圖一、惰性氣體對半導體晶片乾蝕刻的組合運用

資料來源：USPTO， 5213659號專利

圖二則為一進行乾蝕刻製程的晶片30之剖面圖，其製程配方與前例相同，唯一不同者為反應氣體流量設定各為SF6_6sccm，CHF3_45sccm與Ar_130sccm。觀察本例的結果可知，靠近晶片邊緣區域12的通道開口24a與靠近晶片中心區域14的通道開口26b的口徑相似，故可知其蝕刻均勻度已有顯著的改善，但是在通道底部因蝕刻作用所產生的殘留聚合物18a與18b仍需進一步的製程改良，以便移除該聚合物。

圖二、惰性氣體對半導體晶片乾蝕刻的組合運用

資料來源：USPTO，5213659號專利

本案之發明內容即在證實利用二種不同原子量的惰性氣體參與乾蝕刻製程，可以有效地改善前述案例之缺點，理由是質量較輕的惰性氣體可用於控制蝕刻速率與蝕刻選擇性，而質量較重的惰性氣體則用於提升晶片由邊緣區域到中心區域，整體元件輪廓的蝕刻均勻度，如圖三所示，製程配方裡的反應氣體流量設定各為SF6_6sccm，CHF3_50sccm，He_100sccm與Ar_30sccm，經歷乾蝕刻製程之後，其通道開口60a與60b的口徑相當一致，同時也無聚合物殘留的問題，故知該晶片經蝕刻後的「局部特性」已獲得令工程師滿意的結果。

圖三、惰性氣體對半導體晶片乾蝕刻的組合運用

資料來源：USPTO，5213659號專利

發明原則4: 非對稱性(Asymmetry)

發明原則「非對稱性」通常具有下列之涵義：

1. 改變一個物體的形狀或屬性，由對稱變為不對稱
2. 改變物體或系統的形狀，以適應其外部的非對稱性
3. 如果物體已經是非對稱，則增加其不對稱的程度

通常，一般人們的印象中往往偏好形狀或屬性對稱的事物，總以為對稱的事物才能代表「完美無瑕」的概念。因此，筆者必須挑選一簡單明瞭的案例來解釋「非對稱性」在工程科學上確有其適切的應用價值。首先，參考圖四所示，為一對稱式之IC導線架設計圖，IC晶粒則是置於該導線架中央的平台上進行封裝作業。

圖四、對稱式之IC導線架設計圖

資料來源： www.cad-design.com

如圖五所示，本發明為一非對稱式之IC導線架設計圖，專利名稱為「非對稱式晶粒載入可導電腳架圖型之半導體元件封裝」（Semiconductor device package assembly having non-symmetrical semiconductor chip mounting within conductible lead pattern），專利號碼為US4982268，半導體晶粒10置於導線架平台12之上，導線16用於連接晶粒上的焊墊14與相對應位置之導線架18，矩形虛線表示由塑性化合物構成之封裝主體20，該封裝主體的外觀中心線分別為20a與20b，導線架延伸出封裝主體的部位是信號接腳22，其用途是固定封裝主體於插槽或電路板上。

本發明之主要技術內涵為利用晶粒位置偏向「接地」(Grounding)腳位18的設計，該接地端位於晶粒之正下方，同時縮短該接地線的長度並增加其寬度，以便實現降低「串聯電感」(series inductance)或「雜訊」(noise)干擾的設計概念，藉此原理，本案將有助於提升半導體元件高頻信號傳輸運作的目的。

因此，由本例可知，在IC測試工程的角度上來看，此一非對稱式之IC導線架設計概念，若在微觀層次上做比較，其在抑制「串訊」(cross talk)干擾的問題方面，性能確實是優於對稱式之設計。

圖五、非對稱式晶粒載入可導電腳架圖型之半導體元件封裝

資料來源：USPTO，4982268號專利

下期專文中，筆者將繼續為各位讀者們介紹以半導體製程技術之專利文獻，對應TRIZ的40個發明原則之實例，請大家拭目以待。

作者： 胡竹林 現任： 北美智權教育訓練處 資深研發創新顧問 經歷： 高通顯示器 微機電顯示器資深經理 華晶科技 工程部經理 友達光電 資深工程師 加州大學洛杉磯分校 電機研究所碩士

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