雖然晶片的內連線尺寸沒有像其他部分一樣以相同的速度微縮，然而隨著石墨烯（graphene）和碳奈米管（CNT）等新材料的出現，它們所具有的新功能可能很快就會改變上述情況。晶片性能通常受限於電晶體的速度，但是晶片上的內連線或後段（Back End of Line, BEOL）也越來越成為影響晶片性能的因素之一。當電晶體和積體電路內其他單元的尺寸不斷變小的同時，內連線的微縮趨勢基本上卻已經停在20nm節點。此一態勢的部分原因是為了節省成本（即可重複使用光罩並且避免更複雜的曝光顯影製程）。另外也是要避免有太多關鍵性修改（major change）在同個時刻發生。身為2014 IITC/AMC聯席會議主席的Dr. Deepak Chandra Sekar說道：「當你有十層金屬，假設其中六層接近最小間距，一旦你想要做雙重圖樣對準，那將會讓製程變得非常昂貴。大家都想要節省內連線層的曝光成本，所以內連線的微縮程度不足它們應該被微縮的水準。」

微縮的主要困難點在於當內連線縮小時，很難不會大幅提高電阻率。Sekar說：「如果尺寸縮小而電阻率呈現指數上升的話，它就變成一個大問題了。當縮小尺寸的時候，銅的電阻率會因為表面散射、晶界散射和界面粗糙的緣故向上飆升。」眾所周知電線的電阻（R）會因為變薄而增加。當相鄰電線之間的間距非常小時，衍生的電容耦合（C）也會讓電阻率上升。Speedor頻率與RC時間常數的倒數是直接相關的（fc =1/2πRC）。

兩個即將舉行的會議值得大家特別注意，就是IITC/AMC和IRPS，第17屆國際內連線技術會議（International Interconnect Technology Conference，IITC）與第31屆先進金屬化大會（Advanced Metallization Conference，AMC）。

石墨烯和碳奈米管

除此之外，石墨烯似乎有極高取代銅的可能性。今年稍早美國喬治亞理工學院的研究報告指出，磊晶石墨烯的奈米緞帶（nanoribbon）的電阻會遵循量子力學原理而呈現分立式的階梯變化（圖一）。該研究顯示石墨烯奈米緞帶的行為更像光波導或量子點，電子會沿著材料的邊緣平滑地流動。普通的導體，例如銅，其電阻會隨長度等比例地增加。

圖一：概念式的電子電路繪圖，內連線的石墨烯奈米緞帶（黑色原子）是以磊晶方式成長在碳化矽（黃色原子）上並經過蝕刻製程。電子（藍色）則沿著緞帶以彈道傳輸的方式通過，然後經由金屬接觸從一個緞帶移動到下一個緞帶。電子流則透過靜電柵加以調變。（感謝喬治亞理工大學John Hankinson提供資料）

我們現在的技術到哪？而我們又該何去何從呢？國際可靠性物理研討會（IRPS）已6月1-5日在夏威夷Waikoloa的希爾頓Waikoloa Village舉行（http://www.irps.org）。可靠性是非常重要的環節，因為它是內連線微縮時的另一項挑戰。當內連線微縮時，時間關聯之電介質崩潰（time- dependent-dielectric-breakdown，TDDB）和電遷移壽命都會迅速下降。

在上述IITC/AMC和IRPS的會議中，有多篇論文提到以新材料促使傳統內連線持續微縮的可能性，同時也針對可靠性的議題加以探討。範圍包含將現有流程加以調整，以及以全新的策略提出一個取代銅／低k的可行方案。

例如IBM和應用材料公司在IITC/AMC中提出多層SiN蓋層技術的開發結果，與傳統的SiCNH蓋層相比，其具有更高的崩潰電壓和更低的漏電流（圖二）。將此多層SiN蓋層結構與選擇性鈷蓋層結合一起，可提高10倍電遷移壽命。若是以環繞式鈷底襯（Wrap-around cobalt liners）加上此覆蓋層，則在通過導體時會遇到越來越多的雜質。

圖二：IBM與應用材料公司的研究結果顯示，多層SiN和選擇性的鈷覆蓋層可以提高10倍的電遷移壽命。如果再加上環繞式的鈷底襯（cobalt liner），則可以提高1000倍的電遷移壽命。

彈道傳輸的特性就類似那些在圓柱形碳奈米管上觀察到的現象一樣，其速度超過理論預測的石墨烯導電率的10倍。上述特性是在碳化矽晶圓上蝕刻出一個寬約40nm的三維石墨烯緞帶結構的邊緣進行的量測。「這項成果顯示我們可以用非常不同的方式控制石墨烯的電子，因為它的屬性真的非常特殊，」Walt de Heer，一位在喬治亞理工學院的物理學榮譽教授如此表示。「這可能會衍生出新一類基於石墨烯材料而可在室溫下具有彈道傳輸的協同電子（coherent electronic）元件。這樣的元件會與我們今日以矽為主的元件大不相同。」

Sekar還再列舉了一些今年發表的論文，包括可能降低電阻率的新材料將能夠使內連線更加微縮。他說，「有許多令人興奮的發現，例如用碳與碳-銅複合物最終有機會取代銅材料。在今年IITC大會中，我們有幾篇相關的論文，其中一篇顯示石墨烯的電阻率比銅還低，另一篇是在碳奈米管上展現不錯的電阻率。雖然這些成果離實際應用還有點距離，也需要更多的製程整合工作將其推上產品線，但是這些概念性的展示都證明了它們有可能超越銅在內連線結構中的重要性。」

當中一篇來自AIST的論文標題是「Sub 10nm wide intercalated multi-layer graphene interconnects with low resistivity」，呈現了8nm寬6.4nm厚的石墨烯內連線，其電阻率為3.2 uohm-cm（圖三），遠比相似尺寸的銅的電阻率還低。對石墨烯內連線技術而言，此一具有里程碑意義的研究有望繼續推動相關的製程整合開發工作以將該技術推向更實用的境界。

圖三：為8nm寬的石墨烯內連線

多年以來人們試著利用碳奈米管（CNT）作為垂直的內連線材料，因為它們與銅相比可以導通更高的電流密度，並且是以彈道傳輸的方式運動。一篇來自IMEC的論文題目為「Electron Mean Free Path for CNT in Vertical Interconnects Approaches Copper」，展示了與過去的研究相比，新的碳奈米管的電子平均自由徑提高了5倍（圖四）。此碳奈米管的平均自由徑為24-74nm，與銅接近。同時接觸電阻也獲得顯著的改善。

圖四：在整合結構中的碳奈米管過孔

當然，還有一種可以讓一切尺寸縮小的方法是3D。有許多論文從不同面向討論這個主題，包括一篇來自CEA-Leti的論文，焦點放在三維的單晶片整合技術。現今大多數的穿透矽通孔（TSV）約在5μm範圍內，然而單晶片3D技術的TSV範圍則僅有50nm，這讓3D-IC內不同層之間得以緊密連接。在Leti的論文中，以14nm FPGA展示如此緊密的連接可以提供55％的面積縮小和47％的能量延遲乘積改善（圖五）。同時可允許單晶片3D整合的電晶體技術也完成實驗驗證。「當你將TSV越做越小，你可以藉由堆疊的方式降低晶片上的線長，」Sekar說。「這有機會節省大量的功耗和面積。目前已經有很多談論單晶片3D技術的文獻，但是這些都還是一些可能性評估的先期實驗。」

圖五：由Leti製作的單晶片3D-IC

矽通孔（TSV）是3D晶片堆疊技術中的重要部分，通常在其周圍會有一個「禁止區（keep-out zone）」不會將電晶體放置其中。這是由於銅的TSV和矽之間的熱膨脹係數並不相配，因此會對矽材料形成一個拉伸應力並且因此改變電晶體的性能。這些禁止區通常 >7μm，如此限制造成線路設計上的約束，同時晶片尺寸也會因此變大，形同是一種處罰。

發送信號的最終途徑也許不是藉由電子，而是光子。光內連線已經在電信領域中使用，並且也應用在計算機系統的背板（backplane）單元內。總有一天我們能看到晶片之間的光通信，甚至在晶片之內都有可能。

GlobalFoundries的研究顯示，特別設計的CMP停止層會對矽形成壓應力，如此補償了由於銅的TSV引入的拉伸應力（圖六）。最終結果是一個禁止區接近零的TSV技術。此結果業已經由模擬以及實驗加以驗證。

圖六：銅的收縮導致矽的拉伸應力，而CMP停止層的收縮則導致矽的壓應力產生

在IITC會議中，大會論文之後的第一個演講題目是「Nanophotonic and Interconnects - Status and Future Directions」，將由此領域的先驅者David A.B. Miller發表。David是Stanford University之Ginzton實驗室的負責人。

Miller在他的總結裡說，「光內連線面對距離逐漸縮短和密度更高的通信需求時，其需要更新的光學技術和非常低的工作能量。Femto焦耳級的光電技術或者更低的能量、更高的頻寬乃是訊號處理持續微縮的關鍵，對系統具有極大的潛在衝擊」。

圖七：在VLSI研討會上，美光科技介紹了第一個以CMOS製程製作之單晶片矽光子元件，用以連接相距遙遠的分佈式記憶體。

全功能的CMOS晶片可以完成transmiteceive操作，同時盡量減少內連線的寄生效應。人們已經證明，藉由增加一個外部1280-nm的光源，可以完成一個功能齊全的光纖鏈路（5 Gb/s，2.8 pJ/b）同時具有WDM（wavelength division multiplexing）的功能。除了在鏈路中使用的多晶矽諧振器外，採用選擇式磊晶方式成長的單晶片矽鍺基整合光電偵測器也在會議中被展示。

原文請參閱《半導體科技雜誌 SST-AP Taiwan》

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