毋庸置疑，這一 行業趣味無窮，讓人樂在其中。我們每年滿懷期待的就是最先進的積體電路（IC）技術。幾年前，我們的重點還是20nm (奈米) 制程，而今年則是16／14nm，而 且私下裡已經有關於10nm的傳言了。此時正值美國的棒球季，用棒球來比喻我們的行業現狀，似乎再恰當不過了。本壘區的擊球手全身心地投入比賽，面對的是可能來自任何方向、時速90英里的擲球，擊球手嘗試占壘並得分，而下一個擊球手正蓄勢待發，一邊熱身一邊觀察投手，分析他的下一步動作。他希望自己在開始行動前做好充分的準備，無論投手向他扔來什麼，他都能鎮定自若。

那麼，在我們自己的棒球角逐中，我們正處於技術節點生命週期的哪個階段呢？

僅僅幾年前，鋪天蓋地的宣傳都是向20nm邁進。而現在，20nm早已「占壘」並已量產；不少客戶已經將20nm制程方案投入生產，而且這種產品將會越來越多。

• Xilinx設計定案首個20nm全可程式設計設備
• KnCMiner敲定世界首台20nm比特幣特定用途積體電路（ASIC）挖礦機設計方案
• TSMC即將量產Apple 2014年20nmA8處理器

今年，16／14nm技術已經上壘，且有望得分。大家應該記得，16和14nm本質上是同一工藝制程的兩種說法，即鰭式場效應（FinFET）電晶體的20nm後段制程（BEOL）。

事實上，這一技術節點仍處於發展階段，已進入早期投產並有望在今年下半年維持現狀。目前僅有數十個測試晶片和早期晶片產品下線。

• TSMC與開放創新平臺（OIP）生態系統合作夥伴共同推出16FinFET和3D積體電路（IC）參考流程
• Altera和Intel加大生產合作力度
• SK Hynix開始全面量產16nm存儲型快閃記憶體
• Samsung和Global Foundries打造戰略合作，通過多種管道提供14nm FinFET半導體技術
• Samsung的14nm FinFET製程技術生態系統準備就緒，手機消費性產品及資訊科技基礎設施系統單晶片（SoC）應用程式將受益
• Ansys和Intel合作為Intel客製化代工部門客戶推出功耗POWER、電遷移EM和可靠度 signoff參考流程
• Intel為代工部門客制化的14nm製程中，完全可採用Mentor Graphics的工具軟體

此外，10nm也已準備就位。10nm的工藝開發正在有序的進行中，早期的IP開發目前已進入代工廠，並形成自己的生態圈。10nm已經蓄勢待發，即將迎來第一批客戶測試晶片，並將於2014年下半年持續增長，2015年將迎來更強勁的發展態勢。

• Samsung引進先進的輕薄智慧型手機及平板電腦記憶存儲解決方案
• UMC加入IBM晶片聯盟，進行10奈米製程開發
• TSMC將之列為未來重要項目研發
• Intel列化詳細的10奈米 、7奈米和5 奈米製程規劃

這些節點登場後，將分別面臨哪些曲線球和快球呢？

這些節點對IC設計人員的影響最大。IC設計人員需要設計出與垂直整合製造商（IDM）或代工廠的設計規則相符的電路系統和佈局，隨著新的更複雜的設計規則的引進，在 20nm及以下，節點的難度急劇增大，給IC設計人員帶來更加嚴峻的挑戰。20nm節點還引進了雙重曝光技術（Double Patterning），要理解設計的產品如何投入實際生產和將會面臨的各種問題，對IC設計人員來說又是另一項挑戰。要設計並驗證能在2層掩模間精確走線的佈局，意味著IC設計人員需要接受並熟悉大量全新的設計理念和規則。20nm將面臨最小填充到最大填充的轉變。

16/14nm節點在維持其他20nmBEOL的基礎上，引進了一種新的電晶體設計（FinFET）。FinFET設計的優勢在於其具有明顯的IC性能和功率優勢，但新的電晶體設計帶來了對更加準確的電容參數提取（PEX）模型的需求及更複雜的填充需求，還有一如既往的複雜的設計規則驗證（DRC）。

10nm節點將面臨更多激動人心的挑戰。10nm給我們帶來了較之於前一代製程30%以上的DRC 增加，這是我們從40nm節點就一直在拼命追趕的。20奈米時一些雙重曝光分色的佈局已經有支援且是必要的。10nm節點交付生產前，設計者可以預期將要 面對更多分色布局的需求。此外，儘管20nm和16／14nm節點，受雙重曝光分色要求的影響，但填入的樣式是遠離原來的佈局圖形，因而其顏色分 配是獨立的。10nm節點填充物理上非常接近製圖佈局，因此IC設計人員在選擇填充顏色時必須把製圖佈局色彩納入考慮。

10nm製程中，IC設計人員們更傾向於將敏感的線路導向某個首選光罩，以實現性能最大化和對變數因素的控制。但10nm製程中，IC設計人員需要面臨的最大難題是時 速90英里的快速直球——多重曝光（Multi-Patterning，MP）。由於極紫外光刻（EUV）存在解析度不足的問題，關鍵臨界層佈局必須覆蓋到更多的光罩，以實現我們所需的結構。代工廠仍然在對其流程做最後的調整，但是有望在雙重曝光的基礎上，引進三重曝光（TP）、四重曝光（QP）及各種形式的自對準型雙重曝光（SADP）。

我們如何進行適當的「熱身」來迎接10nm時代？

代工廠及其生態系統：一段時間以來，晶圓代工廠一直在研究10nm製程的開發和實施。其準備工作包括製作測試佈局和DRC/MP檢查，然後進行製程研發探索， 以決定在各種設計規則下採用相應的曝光／結構。這種探索是一個交互作用過程，針對測試結果，代工廠可持續改善其佈局平台和設計規則。一旦代工廠敲定了某種可量產的製程、平台和設計規則，就會開始創建標準元件庫和其他關鍵IP。結合這製程，代工廠與其主要電子設計自動化（EDA）供應商開始密切合作，以確保他們選擇的EDA工具具備新節點必需的功能和性能等。所有的主要代工廠生態系統都在開發這項技術，以期為10nm做好準備。

無晶圓廠：無晶圓廠客戶正在（或應在）進行20和16／14nm設計。每個技術節點都引進了新型的驗證和分析方法，協助IC設計人員從一個節點到另一個節點的 過渡。例如從28nm直接跳躍到10nm的嘗試是困難重重的，要求設計師採用各種新型方法，同時還要嘗試獲取前沿的市場資訊。為實現此要求，IC設計人員需要打全壘 － 的確是一個離譜的要求。在完善節點並投入生產的前幾年裡，與代工廠密切合作以瞭解其內部採用的流程、平台和EDA工具尤為關鍵，同時還需考慮工藝進程中所有的環節及平台發生的變化。與代工廠採用相同的方案，才能與其保持同步，並避免耽誤最新的平台和流程。引進10nm——多重曝光意味著採用新方法製作和驗證顏色分配。儘早與主要EDA供應商和代工廠合作，瞭解MP帶來的設計方法和流程變化，讓整個團隊整裝待發。

總而言之，儘管10nm面臨著諸多市場機會，但俗話說，「以日常練習的心態和方法來應對比賽」，這一說法至今仍然適用。從20和16／14nm工藝節點開 始瞭解先進節點不斷提高的複雜性和新的生產要求，將協助IC設計人員以滿滿的信心迎接10nm時代的到來。 

原文請參閱《半導體科技雜誌 SST-AP Taiwan》

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