最近眾人對EUV (Extreme Ultraviolet，極紫外光) 的信心提高了，因為IBM發表報告，稱其在Albany的EUV Center of Excellence將40W光源安裝在ASML NXE3300B掃描儀上並且得到不錯的成果。在中焦段區測量的結果顯示此升級獲得比44W EUV光源更好的投射特性，並且已經在晶片上以光阻驗證完成。在升級後的第一個24小時內已經可以用正常生產模式完成637片的曝光工作。IBM的EUV開發項目經理Dan Corliss稱此為重要的「分水嶺」時刻。

身為評論家也是最著名的Semiconductor Advisors分析師Robert Maire說，此升級其實「沒有真正強化其功能，實際上也不算是突破，只是漸進式的改進」。他補充說道，「我們仍然沒有建立網版(reticle)的『生態系統』，光阻和其他許多的配件都還不足以構成一套可行的、可商業化生產的EUV系統。我們還有一段很長的路要走，並且不能改變EUV不會在10奈米節點實施的論點」。10奈米節點被認為會在2015年末/2016年初時進入量產。

然而EUV的支持者仍然保持樂觀。Kevin Cummings是SEMATECH微影顯像部門的處長，他說，「聽到IBM與ASML共同合作並且達到預期、乃至超過預期的生產力確實是個好消息。很明顯的，EUV LPP光源並沒有在被要求的時間內達到令人滿意的效果，而且光源的改進時程又超過承諾的時間。然而這則訊息給了我們一些信心去趕上落後的局面。此外，這個里程碑是非常重要的，因為它能達到的晶片生產力(throughput)足夠讓EUVL HVM的發展繼續前進。隨著各項技術的進步，包括SEMATECH的零缺陷光罩、低劑量且高解析光阻、以及高生產力掃描儀的推出，此刻正是利用Albany NY中心的優勢來開發EUVL所需要的材料和製程」。

Luc Van den hove是IMEC總裁兼首席執行官，他說一個有成本競爭力的EUV微影顯像方案是「絕對必要的」。在成像性能方面，IMEC已經與ASML共同測試一些最新的硬體，並且展現很好的13奈米半間距和22奈米接觸孔的分辨率。「再加上雙重圖形化技術，我們甚至可以做到半間距9奈米的解析度」，Van den hove說。「幾年前誰會想到微影顯像技術可以達到這個境界呢？」

IMEC製程技術資深副總裁An Steegen表示，EUV理想的切入點是10奈米節點（假如採用IMEC的術語則是N10）。「如果你看成本試算的結果，EUV最好的切入點的確是在N10，因為你可以用EUV單一圖案層取代三重浸沒式圖案層」，Steegen說。這會在2015年底和2016年初相對較早的時期出現，這意味著整個開發階段有可能已經建立在浸泡式和多重圖形顯影技術上。Steegen說，「你有可能會在技術最困難的地方、最關鍵的製程上看到EUV的導入以進行N10的製造」。

有趣的是，業界領袖Intel已經表示，它不會在14奈米上使用EUV，甚至認為即使10奈米也不會用到EUV。在2012年的Intel開發者論壇上，Intel的技術與製造組的處長Mark Bohr說10奈米「雖然對一些遮罩層而言需要四重圖案顯影，但它仍然具有經濟效益」。

圖一顯示在不用EUV的情況下可以利用間隙壁(spacer)做到10奈米以下的尺寸。圖二顯示多重圖案顯影會增加處理成本和複雜性。

圖一：多重圖案技術可實現10奈米以下的尺寸

資料來源：應用材料

圖二：多重圖案增加許多製程步驟和成本

資料來源：ASML

今年早些時候，在North Reading，MA舉行的SEMI Northeast論壇中，應用材料公司的資深技術處長Patrick Martin談到尺寸微縮與曝光顯影增加的成本和複雜性。他說，「產業界有許多對話談到微縮是否走到盡頭。我想很多討論是假設我們談的是目前的元件架構 － 那我不得不承認要以finFET相關技術擴展到7奈米和5奈米，考慮其曝光顯影的複雜性，得出這樣的成本模型並不意外。但是這些爭辯真的是針對元件架構，亦即元件該如何適應這些因為圖案製程複雜性而有所受限的挑戰。」

Terry Lee是應用材料DSM業務部的首席行銷主管，他表示，微影顯像技術將不能持續驅動微縮的進展，而是將由3D技術驅動。他在2014年的Semicon West上提到，「過去微影顯像技術的發展使尺寸微縮得以有所進展，但是我們現在看到的是，這項工作將藉由材料和3D元件架構的幫助而向前推進」。3D元件包括FinFET、3D NAND與具有埋藏字線和位線的DRAM。Lee說，這些元件代表「在第三維驅動尺寸微縮與在水平面以微影顯像技術驅動尺寸微縮的對比」。應用材料最近推出幾款新產品瞄準3D元件市場，其中包括Producer XP Precision CVD系統。

「當涉及與生產力相關的議題時，我們的確遇到兩難的局面」，Martin說。「元件的特徵長度比我們使用的波長還小，因此我們需要投入更複雜的製程技術，包括雙重圖形、三重圖形乃至多重圖形。在此能平衡這些需求的工具是EUV。如果我們能提高EUV的製造能力，它能提供我們與元件大小接近的光波長。問題是上市的時程已經延遲了。如今我們面臨的挑戰是，如果它不能在10奈米時切入，則往下就是7奈米。如果我們估計EUV的切入點會在7奈米和5奈米的話，那麼實際上我們現在所有的光波長並不足以應付，因為EUV的波長是13.5奈米。在此情況下，雙重圖形技術與相關的製程複雜度就又重上檯面」，Martin補充說。

EUV光罩的挑戰

下一個推進EUV微影顯像批量生產的主要障礙在於無缺陷光罩坯件(mask blank)的可用性。據Veeco資深市場營銷總監 Tim Pratt所述，此時到位的工具還沒有能力生產符合如此良率要求的光罩坯件以協助EUV的生產力向上推升。「基於目前的良率，光罩坯件的製造能力還不能生產足夠的光罩坯件以支應ASML掃描儀的出貨量」，Pratt說。「ASML即將運送一些升級光源給產業界，當那些光源開始發生作用時，EUV掃描儀的有效總生產力將會大幅提高，而可用的光罩坯件將不足以支援這樣的產量。」

2015年對零空白缺陷的要求是大於62奈米。SEMATECH在2012年的報告顯示有八個缺陷比50奈米大。「我們已經有很大的進步，但難如登天的零缺陷要求仍尚未達到，」Pratt說。Veeco公司是EUV多層沉積設備的獨家供應商，有計劃升級現有的Odyssey設備並在2017/2018推出新的平台。圖三顯示一EUV光罩，它比傳統的光罩更加複雜。

圖三：EUV光罩比傳統的光罩還複雜

資料來源：Veeco公司

有什麼因素會讓EUV的上升趨勢有所改變呢?根據Pratt的說法，它將取決於無缺陷光罩坯件的供給。多年來儘管投入大量的研發資本，EUV仍然尚未進入量產。兩個主要的問題在於EUV的光源和光罩上的缺陷。當這些問題有所進展時，人們就會開始以嚴肅的眼光去思考EUV即將量產的可能問題。

以電子束替代

只有幾個替代EUV和複雜（和昂貴）多重圖案化的方法：多重電子束（Multi-e-beam，MEB）、奈米壓印和定向自組裝(directed self-assembly)技術。單光束的電子束微影顯像系統已經被使用多年，用於光罩寫入和元件樣品製備上。其設備則有許多公司可提供，如Advantest、IMS、JEOL和Vistec。

單光束寫入在生產力和成本上始終無法與大規模並行光學系統競爭。台積電的Burn Lin表示，電子束微影顯像的時代已經來臨。為什麼呢？數位電子裝置已經可以在一個可管理的空間以及可負擔的狀況下提供每秒千兆位元的傳輸速率，從而實現非常高的晶片產量。微機電系統和封裝技術已經先進到足以支援數個數量級增加的波束和高速電子束寫入。而電子束技術一般可達的分辨率比光學系統高。[1]去年TSMC和KLA-Tencor提出反射式電子束微影顯像（reflective e-beam lithography，REBL）系統，可能有機會促使多重直寫電子束的大批量生產。

多波束系統也正由多波束公司（著名的David Lam是CEO）、IMS和MAPPER所發展。MAPPER創建於2000年，由Pieter Kruit教授和他兩個剛畢業的學生Marco Wieland 和Bert Jan Kampherbeek共同建立。

直寫電子束令人感興趣的地方是它可能可與常規浸沒式微影顯像系統搭配。Intel的資深院士兼微影顯像技術處長Yan Borodovsky將其稱為「互補式微影顯像技術」。他說，EBDW可以用來代替EUV以突破193i與間距切割(pitch division)的光柵連續性。這個作法除了保有在關鍵層次上繼續使用成熟的193i的優點以外，也具有更低的光罩成本（光罩不需要光柵切割和通孔via），並且避免昂貴的光罩製造的設備成本。

有一個專注於電子束技術開發、光罩寫入和直寫系統的組織是E-beam Initiative（www.ebeam.org）。

奈米壓印

步進和快閃式壓印微影顯像技術（Step and Flash Imprint Lithography，SFIL）是紫外線奈米壓印微影顯像技術（UV-NIL）的一種，其分辨率和顯像能力是受到公認的。它是少數能夠在下一世代滿足未來半導體元件分辨率的微影顯像技術之一。在Austin的Molecular Imprints，它現在是Canon的全資子公司，已經將該技術成功商業化。Molecular Imprints在過去十年投資1.65億美元在開發此平台、材料、模板和應用程序上。

Canon在2004年就開始進行奈米壓印技術的研究，目的是開發20奈米以下的高分辨率製程。在2009年之後則開始與Molecular Imprints以及一個重要的半導體製造商進行聯合開發。Canon表示NIL提供的優點包括高分辨率、卓越的對準精確度和低成本。然而其他的報告指出仍然有許多整合上的問題，包括缺陷、生產力、和疊加對準等等，必須在SFIL可以大量生產尖端半導體以前獲得解決。

DSA非常有前途

IMEC的Van den hove將定向自組裝（DSA）描述成一個「非常有前途」的技術。Steegen也說，大部分的工作集中在缺陷率的降低。DSA的光阻包含塊狀共聚物(copolymer)，會沉積在引導結構的頂部。此製程的自定向特性提供非常規則的圖案以及非常高的分辨率。

DSA的訣竅是它需要用雙重曝光技巧除去在元件邊緣隨機出現的圖形，而這種「光罩切除」所需的解析度也非常的高。「我們相信，這並不是一個EUV的替代品或是任何高分辨率的微影顯像技術。我們非常相信它將與EUV一起搭配使用」。Van den hove說，「它肯定會對EUV構成極大的壓力。」

Steegen將DSA描述成一種有相當吸引力的互補式微影顯像技術。該製程先在晶片上製作出「較寬鬆」的引導圖案。然後根據塊狀共聚物中的聚合物長度，在所述的引導結構之間複製多個行列和空格。「這些材料的缺陷將決定是否能夠降低缺陷數量。我們的年終目標為60 defects/cm2，要達到這個目標也許還要多一年的時間」，她說。

在IMEC的工作成果顯示，這些頂部有硬光罩的聚合物具有足夠的強度能將圖案蝕刻入矽晶片中。「這是相當新的數據，顯示這個技術是非常有前途的」，Steegen說。IMEC正在思考在邏輯N7的製程中，何處適合使用DSA，並且以魚鰭結構和間隙壁為主要目標。Steegen說，第一層金屬將會是挑戰，因為它的圖形不具規則性。「這使得它不容易被DSA取代，但是我們正在研究該如何用此技術來做到這一點」，她說。

總結IMEC的DSA現況

•  在材料選擇上有好的進展，同時製程整合的優化已經將尺寸降低到14奈米，並且已經完成將圖案轉移到矽晶圓上的驗證。
  
• 已經有第一組DSA模板，它使用SOG/SOC硬光罩疊層。
  
• 專注於減少缺陷和了解機制，目前缺陷量為350 defects/cm2，YE13的目標是60 defects/cm2。
  
• 需要制定對齊和疊加的策略。
  
• 確定先從N7開始施行：以鰭式場效應晶體管（更換SADP EUV或SAQP193i）以及過孔（更換EUV SP/ DP或193i LE3）為目標。

結論

眾人對EUV的期望仍高，但是長期的延誤已經讓眾人將目光轉移到可能的替代方案上。多重圖案技術雖然昂貴，但是它是可行的;例如Intel說它很快就會有14奈米元件的生產，而且無需使用EUV。多重電子束的研發工作仍持續的進行，而且我們將可以看到直寫電子束搭配傳統微影顯像技術，以互補的方式呈現。同時，源於早期研發的定向自組裝（DSA）技術仍然是有希望的。DSA可配合EUV在7奈米的節點上發揮效用，預定在2017/2018年投產。一些新的元件結構，例如垂直式NAND和FinFET元件，可舒緩微影顯像技術方面的壓力，但是它們將對其它的製程帶來新的挑戰，例如在沉積和蝕刻製程上。

原文請參閱《半導體科技雜誌 SST-AP Taiwan》

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